반도체 이해하기

AI를 공부하다보니, 자연스럽게 GPU, 반도체를 공부하게 된다.

그리고 주식 투자도 하다보니, 자연스럽게 반도체를 어떻게 만드는지까지 공부를 하게 된다.

반도체 초보가 쉽게 정리해 보겠다.

 

1. 전기 원리 이해

 

• 전압(Voltage): 전자를 밀어주는 “압력”.
• 전류(Current): 전자의 “흐름” 양.
• 저항(Resistance): 흐름을 방해하는 정도.
• 전자 흐름 방향: 전자는 (-) → (+) 방향으로 실제 이동합니다. (우리가 회로에서 쓰는 “전류 방향”은 관례상 반대)

 

2. 도체/부도체/반도체 구분

 

• 도체: 자유전자가 많아 쉽게 흐름. (구리, 알루미늄)
• 부도체: 전자가 거의 묶여 있어 흐름 어려움. (유리, 고무)
• 반도체: 그 사이. “상황에 따라” 흐르도록 만들 수 있음

 

3. 최외곽 전자 이해하고, 그래서 실리콘이구나

1) 원자 구조: “자리”와 “묶임”

• 원자는 가운데 핵(양성자·중성자), 그 주위를 도는 전자로 구성
• 가장 바깥층을 **최외곽 전자(= 가전자)**라고 부릅니다.
• → 이 가전자가 이웃 원자와 결합을 만들고, 물질의 전기적 성질을 좌우합니다.

 

2) “안정”이란 무엇인가: 2·8 법칙(주족 원자 직관)

• 원자들은 바깥층이 꽉 찼을 때 안정합니다. (헬륨은 2개, 대부분의 주족 원자는 8개 가까이면 안정)
• 바깥층 전자 수가 **1, 2(적다)**거나 **6, 7(하나 부족)**이면 불안정해서,
  • 전자를 내놓거나(금속 쪽)
  • 전자를 받거나(비금속 쪽)
  • 서로 공유(공유결합)해서 바깥층을 채우려 합니다.

즉, 최외곽 전자를 어떻게 채우느냐가 결합 방식(이온·공유)도, 전기적 성질도 결정합니다.

 

3) 불안정한 숫자 → 전자의 흐름 → “전기”

 

(a) 금속(도체)

• 바깥층 전자가 헐거워서 원자에 덜 묶여 있어요.
• 그래서 그 전자들이 물질 전체에 자유롭게 퍼져(전자 바다) 쉽게 이동합니다.
  → 전류가 잘 흐름(도체).

(b) 부도체

• 바깥층 전자가 단단히 묶여 있어요.
• 전자를 움직이게 하려면 **큰 에너지(벽)**가 필요합니다.
  → 전류가 거의 안 흐름(부도체).

(c) 반도체

• 두 성질의 중간. 평소엔 잘 안 흐르지만, 온도·빛·전압 혹은 **도핑(불순물 소량 첨가)**으로
  일부 전자를 움직일 수 있게 만들어 켜고/끄는 제어가 가능합니다.
  → 이 “제어 가능성” 때문에 스위치(트랜지스터)를 만들기 딱 좋아요.

밴드 이론 한 줄:

• 가전자대(묶인 전자) ↔ 전도대(자유전자) 사이에 밴드갭이라는 에너지 틈이 있습니다.
  • 금속: 틈이 거의 없음 → 잘 흐름
  • 부도체: 틈이 큼 → 못 흐름
  • 반도체: 틈이 중간 → 조건에 따라 흐름을 켜고/끔

 

4) 실리콘은 왜 반도체의 주인공인가

• **실리콘(Si)**은 가전자 4개(주기율표 14족).
• 이웃과 4개의 공유결합을 해서 **단단한 격자(결정)**를 이룹니다.
  → 평소엔 전자가 단단히 묶여 부도체에 가까움.
• 그런데 실리콘에 **아주 소량의 불순물(도핑)**을 넣으면 이야기가 바뀝니다.
  • N형 도핑(인·비소: 5가) → 전자 1개가 남아 쉽게 움직임 → 전자가 주인공
  • P형 도핑(붕소: 3가) → 전자 1개가 비어 “빈자리(정공)”가 생김 → 정공이 주인공
• 이렇게 최외곽 전자 수를 약간 비틀어 재료의 **전하 운반자(전자/정공)**를 만들어주면,
  전류가 원할 때만 흐르게 설계할 수 있습니다.
  → PN 접합(다이오드), **MOSFET(트랜지스터)**의 바탕.

 

4. 실리콘 위에 트렌지스터 1개 만드는 과정

1) 트랜지스터(MOSFET기준) 기본구조

  ─────────────── 게이트 전극 (금속)
        || 절연막 (산화막)
  [소스]  ── 채널 ──  [드레인]   (실리콘 영역)

 

• 소스(Source): 전자가 들어오는 쪽
• 드레인(Drain): 전자가 나가는 쪽
• 채널(Channel): 소스 ↔ 드레인 사이의 전자의 길
• 게이트(Gate): “스위치 손잡이”. 전압을 줘서 채널을 열고 닫음

 

2) 채널/게이트 상세

① 채널(Channel)

• 소스와 드레인을 연결하는 전류가 흐르는 실제 통로.
• 평상시에는 전류가 잘 흐르지 않도록 “닫혀 있음”.
• N형/P형 도핑으로 만든 영역으로, 게이트 전압이 걸릴 때만 전자가 지나갈 다리가 생깁니다.

👉 쉽게 말하면: 전류가 지나가는 길 자체.

 

② 게이트(Gate)

• 채널 위에 얇은 절연막을 두고, 그 위에 놓인 금속 전극.
• 직접 전류가 흐르지 않고, “전기장”만 채널에 전달.
• 게이트에 전압을 주면, 채널 바로 아래에 **전자들이 모여 임시 다리(도전 경로)**를 만들어 줍니다.
• 게이트 전압을 끄면 전자들이 흩어져 길이 사라짐.

👉 쉽게 말하면: 전류가 흐르는 길을 열어주는 스위치 손잡이.

채널만 있고 게이트가 없다면? → 길은 있지만, 항상 열려 있거나 항상 닫혀 있어서 제어 불가능. 게이트만 있고 채널이 없다면? → 스위치 손잡이를 돌려도 실제로 흐를 길이 없어 동작 불가능.

⚡ 게이트 = 제어 장치 / 채널 = 실제 통로 이 두 개가 합쳐져야 비로소 “스위치”라는 기능이 완성됩니다.

 

 

3) 실리콘 웨이퍼 위에 트렌지스터가 새겨지는 과정

📌 실제 공정에서의 층 구조 변화
1. 초기 상태
실리콘 기판 위 전체에 산화막(절연층) 증착
그 위에 Photoresist(감광액) 도포

2. 노광 & 현상 후
소스/드레인 부분: 감광액이 제거 → 산화막 노출
채널 부분: 감광액이 그대로 남아 보호됨

3. 식각 후
소스/드레인 부분: 산화막이 뚫림 → 실리콘 드러남
채널 부분: 여전히 산화막이 보호층으로 남아 있음

4. 도핑 후
노출된 실리콘(소스/드레인 위치)에 불순물 주입 → n+ (혹은 p+) 영역 형성
채널 부분은 산화막이 덮여 있어 도핑되지 않음

5. Photoresist 제거
도핑이 끝나면 감광액은 완전히 제거 결과적으로: 소스/드레인 = 도핑된 영역
채널 = 산화막으로 보호된 상태

실리콘은 순수한 상태에서는 전기가 잘 안 흘러요. 그런데 **도핑(doping)**을 하면 전류가 흐를 수 있어요. n형 도핑: 전자를 잘 흘림 (도너, 예: 인, 비소). p형 도핑: 전자 대신 “양공(hole)”이 잘 움직임 (억셉터, 예: 붕소).

실리콘 웨이퍼 위에 소스(Source)와 드레인(Drain)을 n형으로 도핑했다고 생각해봅시다. 그 사이에 있는 본체(채널)는 보통 p형이에요. 👉 즉, 소스/드레인과 채널 사이에는 p-n 접합이 생깁니다.

1️⃣ 웨이퍼 준비

• 실리콘 잉곳(둥근 기둥)을 얇게 썰어낸 웨이퍼(보통 지름 300mm)를 준비합니다.
• 표면을 거울처럼 매끈하게 연마(CMP)해서 아주 깨끗한 “도화지”를 만듭니다.

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2️⃣ 산화막(절연층) 형성

• 웨이퍼 표면을 **산화시켜 얇은 절연막(실리콘 산화막)**을 입힙니다.
• 나중에 게이트 전극과 채널 사이를 분리해 주는 “절연벽” 역할을 합니다.

👉 이 단계가 없으면 게이트에 전압을 줬을 때 전류가 줄줄 새버립니다.

게이트는 **금속 전극 + 산화막(절연층)**으로 되어 있어요. 게이트에 전압을 가하면, 그 전압이 절연막을 사이에 두고 **전기장(Electric field)**을 만듭니다. 이 전기장이 채널의 전자 분포를 바꾸는 것이 핵심이에요.

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3️⃣ 포토리소그래피(패턴 그리기)

• 웨이퍼 위에 **감광액(Photoresist)**을 고르게 바릅니다.
• “트랜지스터 회로 모양”이 새겨진 마스크를 대고, 빛(EUV/DUV)을 쏘아줍니다.
• 빛이 닿은 부분은 화학적으로 변하고, 현상액으로 씻어내면 마스크 모양의 패턴이 남습니다.

👉 이 과정을 통해 “여기엔 소스, 여긴 드레인, 여긴 게이트 자리” 같은 지도가 그려집니다.

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4️⃣ 식각(Etching) – 불필요한 부분 깎기

• 패턴으로 보호되지 않은 부분은 화학적/물리적 식각으로 깎아냅니다.
• 이러면 웨이퍼 표면에 아주 미세한 홈과 영역 구분이 생깁니다.

👉 소스·드레인 영역을 위한 공간이 열립니다.

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5️⃣ 도핑(Doping) – 전하 성질 부여

• 식각된 영역에 **이온 주입(붕소, 인, 비소 등)**을 해서
  • 어떤 곳은 N형,
  • 어떤 곳은 P형으로 바꿉니다.
• 이렇게 해서 소스·드레인·채널에 **전자의 성질(흐름 경로)**을 부여합니다.

👉 이제 웨이퍼 위에 “스위치의 전류 통로”가 마련됩니다.

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6️⃣ 게이트 형성

• 채널 위에 얇은 **산화막(절연층)**을 다시 입히고,
• 그 위에 금속 게이트 전극을 증착(얇은 금속막 증착 + 패턴)합니다.
• 이 게이트에 전압을 주면, 채널에 전자가 모여 “길이 열리거나 닫히는” 스위치가 됩니다.

👉 게이트는 실제로 전류가 흐르지는 않고, 전기장만 전달해 스위치를 켜고 끄는 원리입니다.

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7️⃣ 금속 배선(Interconnect) 연결

• 이제 수십억 개 트랜지스터를 서로 연결해야 합니다.
• 여러 층의 금속(구리, 알루미늄 등)을 증착하고, 다시 포토 → 식각으로 회로 배선을 그립니다.
• 층과 층은 **비아(Via, 구멍)**로 연결합니다.

👉 이 과정을 수십~수백 번 반복해 CPU/GPU 전체 회로망을 완성합니다.

 

보통 p형 채널에는 전자가 거의 없고, 전류가 잘 흐르지 않아요. 그런데 게이트에 양(+)전압을 주면: 채널 표면의 “양공(hole)”들이 밀려나고, 대신 주변에서 자유전자들이 끌려와서 n형처럼 바뀝니다. 결과적으로 소스–드레인 사이에 **“전도 채널(Conduction channel)”**이 형성돼서 전자가 쭉 흐를 수 있게 돼요.

👉 이게 바로 전계 효과(Field Effect), 즉 MOSFET의 핵심 원리예요.

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🔵 비유로 다시 한 번

• 웨이퍼 = 도화지
• 포토 공정 = 연필로 밑그림을 그리고 필요한 데만 칼로 오려내는 과정
• 도핑 = 특정 영역에 색을 입혀 전류가 흐를 성질을 주는 것
• 게이트 증착 = 스위치를 덮는 뚜껑을 얹는 것
• 금속 배선 = 전선을 연결해서 모든 스위치를 하나의 회로로 묶는 것

결국, 한 개 트랜지스터는 “소스 ↔ 드레인 사이 통로 + 게이트로 제어”라는 구조가 되고, 이걸 수십억 개 반복해서 연결하면 CPU, GPU 같은 칩이 되는 겁니다.

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👉 정리하자면:

• 트랜지스터는 포토 → 식각 → 도핑 → 증착 → 배선이라는 공정이 반복되어 생깁니다.
• 한 번은 트랜지스터의 게이트, 또 한 번은 소스/드레인, 또 한 번은 배선… 이런 식으로 층층이 쌓아 올려 완성됩니다.
• 그래서 “수백 번”의 공정이 필요한 거죠.

ㄴㅇㄹㄴㅇㄹ

1. 웨이퍼 위에 트랜지스터 새기기

반도체 공장은 둥근 웨이퍼(실리콘 판) 위에 포토·식각·도핑·증착 같은 공정을 수백 번 반복해서, 웨이퍼 표면에 수십억 개 트랜지스터 + 배선 네트워크를 새겨 넣습니다. 이때 중요한 건, 웨이퍼 전체가 하나의 큰 회로가 아니라, 같은 회로 패턴(=하나의 칩 설계도)이 반복적으로 배열된다는 점입니다.



2. 웨이퍼 안의 “칩 영역(다이, Die)”

웨이퍼 위에는 마치 타일처럼, 사각형 칸이 수백~수천 개 새겨져 있습니다. 각 사각형 한 칸이 바로 **칩(Die)**입니다. 예를 들어, 한 웨이퍼에 500개의 CPU 칩이 동시에 만들어질 수 있습니다.



3. 웨이퍼 자르기 (다이싱, Dicing)

회로 공정이 끝난 웨이퍼는 특수 톱이나 레이저로 **칸 단위(Die)**로 잘라냅니다. 잘라낸 작은 네모(손톱보다 작은 경우 많음)가 바로 칩입니다. 다만 이 상태는 전극 패드만 노출되어 있고, 외부 회로에 바로 연결하기 어려워요.



4. 패키징 (실제 우리가 아는 CPU/GPU 모양)

잘라낸 칩을 기판(Substrate) 위에 올리고, 미세한 금선(Bonding wire)이나 솔더볼로 연결합니다. 그 위를 플라스틱이나 세라믹 캡으로 씌우면 우리가 아는 CPU/GPU 패키지가 완성됩니다.



✅ 정리

웨이퍼 위: 같은 칩 설계도가 수백~수천 개 새겨짐. 다이싱: 웨이퍼를 네모 칸 단위로 잘라서 칩(Die) 확보. 패키징: 칩을 기판·보호재와 결합해 완제품 CPU/GPU/메모리가 됨.

 

5. 시스템 반도체(비메모리)

5-1. CPU

• 복잡한 제어·직렬 연산에 강함. 큰 캐시와 정교한 분기 예측/파이프라인으로 지연 최소화.
• 서버·PC·임베디드 등 광범위.

5-2. GPU

• 수천~수만 개의 간단한 코어로 병렬 연산(벡터/행렬)에 최적.
• 그래픽·영상처리에서 출발해 AI 학습·추론의 핵심으로 부상. **메모리 대역폭(HBM 등)**이 성능을 좌우.

5-3. AP(모바일 애플리케이션 프로세서, SoC)

• CPU+GPU+NPU+ISP+모뎀 등 시스템을 원칩으로 통합.
• 배터리 제약이 커서 전력 효율/발열 관리가 생명.

(그 밖에 DSP, MCU, 아날로그/혼합신호, RF, 전력반도체 등 세부 생태계도 큼)

투자 포인트

• CPU/GPU/AP는 소프트웨어 생태계(컴파일러, CUDA/ROCm, 드라이버)와 IP 라이선스(Arm 등), 패키징(2.5D/3D, 타일·칩렛), HBM 수급까지 얽힌 플랫폼 비즈니스. 에코시스템 락인과 고객 믹스가 멀티플을 결정합니다.

 

6. 메모리 반도체

• SRAM: 매우 빠르지만 면적 큼 → CPU/GPU의 캐시.
• DRAM: 휘발성(전하 주기적 보충 필요). 메인 메모리, AI/HPC에선 **HBM(3D 적층 DRAM)**로 대역폭 확보.
• NAND Flash: 비휘발성. SSD·스마트폰 저장공간. **3D 적층(적층 단 수↑)**로 원가/비트당 가격 낮춤.
• (NOR Flash는 코드 저장/부팅 등 특수 용도)

 

7. 반도체 업체의 사업 모델

7-1. IDM(Integrated Device Manufacturer)

• 설계+제조(파운드리)+패키징을 한 회사가 모두 수행.
• 예시: 삼성전자(메모리+파운드리+시스템 일부), 인텔(로직·파운드리 전개), 마이크론/SK하이닉스(메모리), TI/ADI(아날로그).
• 장점: 수직계열화로 원가·일정·기술 통합 유리.
• 단점: 막대한 CAPEX, 모든 영역에서의 동시 성공이 어려움.

7-2. 팹리스(Fabless)

• 설계·IP·소프트웨어에 집중, 제조는 파운드리에 위탁.
• 예시: 엔비디아, 퀄컴, AMD, 브로드컴, 미디어텍, 애플(내부 설계) 등.
• 장점: 경량 자본 구조, 혁신 속도.
• 단점: 파운드리·패키징 외부 의존, 수율·용량·우선순위 리스크.

7-3. 파운드리(Foundry)

• 위탁 생산 전문.
• 예시: TSMC, 삼성 파운드리, 글로벌파운드리즈, UMC, SMIC 등.
• 핵심 역량: 최선단 공정 리더십, 수율, 고객 포트폴리오, CAPEX·EUV 장비 확보력, 첨단 패키징(CoWoS/Foveros 등 2.5D·3D).

보너스: OSAT(패키징·테스트 전문) — ASE, 암코(Amkor) 등. 첨단 패키징 수요가 급증할 때 수혜.